`timescale 1ns / 1ps
module uart_tb;
	reg clk;
	reg rst;
	reg [31:0]i;
	reg [7:0]din_tx;		//发送
	reg din_vld_tx;			//开始发送信号
	wire rdy_tx;				//发送完成一个字节
	wire dout_tx;
	
	reg din_rx;				//接收
	wire [7:0]dout_rx;
	wire dout_vld_rx;		//表示接收完成
	
	uart u(clk, rst, din_tx, din_vld_tx, din_rx, dout_rx, dout_vld_rx, rdy_tx, dout_tx);
	initial
	begin
		din_vld_tx = 1;
		din_tx=8'b11101001;	#10000
		din_tx=8'b00000000;
	end
			
	initial
	begin
		clk=0; rst=0; din_rx=1; i=0;	#1
		rst=1;
		for (i = 1; i < 200000; i=i+1)begin
			#1 din_rx=dout_tx; clk = ~clk;
		end
	end
endmodule
